Thank you Geoffrey_Coram.
I want to take a look at this code.
This is the parent:
Code:// VerilogA for test_zjerarquia, padre, veriloga
`include "constants.vams"
`include "disciplines.vams"
module padre(entra, sale);
inout entra,sale;
electrical entra,sale;
hijo1 h1(entra, in);
hijo2 h2(salida,sale);
endmodule
This is the child1:
Code:module hijo1(entrada, salida);
inout entrada, salida;
electrical entrada, salida;
parameter gain=10;
analog begin
V(salida)<+ gain*V(entrada);
end
endmodule
And this is the child2:
Code:module hijo2(in, out);
inout in, out;
electrical in, out;
parameter polo1=10;
analog begin
V(out)<+laplace_np(V(in),{10},{6.28e-6, 0, 62.8e-9,0});
end
endmodule
All modules are created in the same library.
Everyone has an associated symbol.
The final code is the union of all in that order ie.
Code:// VerilogA for test_zjerarquia, padre, veriloga
`include "constants.vams"
`include "disciplines.vams"
module padre(entra, sale);
inout entra,sale;
electrical entra,sale;
hijo1 h1(entra, in);
hijo2 h2(salida,sale);
endmodule
// // // // // // // // // // // // // // // // // //
// // // // // // // // // // // // // // // // // //
// // // // // // // // // // // // // // // // // //
module hijo1(entrada, salida);
inout entrada, salida;
electrical entrada, salida;
parameter gain=10;
analog begin
V(salida)<+ gain*V(entrada);
end
endmodule
// // // // // // // // // // // // // // // // // //
// // // // // // // // // // // // // // // // // //
// // // // // // // // // // // // // // // // // //
module hijo2(in, out);
inout in, out;
electrical in, out;
parameter polo1=10;
analog begin
V(out)<+laplace_np(V(in),{10},{6.28e-6, 0, 62.8e-9,0});
end
endmodule
// // // // // // // // // // // // // // // // // //
// // // // // // // // // // // // // // // // // //
// // // // // // // // // // // // // // // // // //
finally when i simulate, i do not get results.
Thank you and
Best regards